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LOGI-Pi デモアプリケーション Wishboneプロジェクト<その1>
LOGI-Piには幾つかのアプリケーションデモが用意されています。
FPGA内部バスWishboneを理解する事は開発を行う上で非常に重要です。
何回かに分けてメーカーサイトのプロジェクト内容を説明致します。
LOGI-Wishboneプロジェクト
プロジェクト概要
wishboneバスはオープン・ソース・パラレル・バスで、多くのFPGAやASIC内部で採用されています。
wishboneバスは一つもしくは複数のマスタと多数のスレーブ・ペリフェラルに接続する事ができます。
FPGAのインターコネクトは入手可能な多数のコアが存在するwishboneバスを採用しています。
それら多数のコアのほとんどがLOGIプロジェクト・アーキテクチャでは容易に実装することが可能です。
また“wishboneラッパー”を用意しています。 そのラッパーでLOGI-PiボードとRaspberry Piなどと
簡単に通信することができます。
SPIとGPMCの“wishboneラッパー”があり、Raspberry PiやBeagle Boneが特別なプロトコルを使わずに
FPGAと直接通信ができます。
以下のブロック・ダイアグラムは、Raspberry PiのSPIポートとLOGI FPGA内部の
“wishboneマスタ(Master_0)”とのトップ・レベルでの接続を示しています。
“wishboneマスタ”はRaspberry Piと直接通信できます。
ユーザは“wishbone”互換の幾つものスレーブペリフェラルをIntercon_0を介して
wishboneマスタ”へ接続できることが分かります。
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